静态随机访问存储器（SRAM）作为最重要的半导体存储器，广泛地嵌入于高性能微处理器。随着集成电路制造工艺的不断提升，存储器占据芯片的功耗比例越来越大，高速低功耗的SRAM设计变得越来越重要。本文结合全定制设计、基于标准单元设计而通过人工布局布线实现的半定制设计流程，对高速低功耗SRAM的设计、实现与验证技术进行了研究，具体包括：（1）65nm工艺下高速SRAM的设计与实现SRAM基于带异步复位端的13管1W/1R存储单元，具有较高的读操作稳定性和较低的漏电流，但它的写入延时和版图面积大。为了弥补这些缺陷，针对双位线的写入结构，本文提出了位线共享的低功耗位线策略。读译码和数据读出通路以牺牲面积和功耗获得了更快的读出速度，这使得实现的SRAM与MemoryCompiler生成的相同容量的SRAM相比，输出延时减小了41.62%。在实现方式上，SRAM的外围电路采用标准单元设计而通过人工布局布线实现，缩短了设计周期。本文运用脚本语言开发了具有高仿真精度的电路和版图的自动化验证流程。（2）40nm工艺下高速低功耗SRAM的设计与实现SRAM基于10管1W/2R存储单元，采用了两级动态译码、层次的动态预充的读出结构、LSDL电路、脉冲和门控时钟等高速低功耗设计技术。本文对动态初级译码的可靠性、动态译码电路和动态预充的读出结构存在的漏电流进行了分析与优化，保证了SRAM可以在较低的频率（20MHz）下正常工作。实现结果表明，与Memory Compiler生成的同规格SRAM相比，全定制设计的SRAM，面积减小了7.67%，延时减少了35.33%，功耗降低了39.66%。本文设计的存储体，达到了两款DSP芯片对嵌入式SRAM的性能要求，并为进一步研究双端口8管或者带有异步复位端的高速低功耗SRAM奠定了基础。