低密度奇偶校验（LDPC）码是迄今为止最逼近香农限的信道编码方案。LDPC码具有很好的渐进性能，而且译码复杂度与码长成线性关系。本文在国家自然科学基金项目―非相干MIMO通信系统编码调制关键技术研究‖的资助下，对文献[50]提出的基于剩余类数对的IRA-LDPC码的编解码器设计进行了研究。本文对BP算法，Min-Sum算法以及修正Min-Sum算法的进行了复杂度分析和仿真性能比较。与BP算法相比，只有加法和比较运算的修正最小和算法译码性能损失可达到0.1dB内，很好的平衡了复杂度与性能关系。在剩余类数对IRA-LDPC码的校验矩阵代数结构特点的上，给出了一种低硬件复杂度的编码器结构。设计的编码器结构，极大的降低了校验矩阵的存储空间，而且仅有一个时钟周期编码时延。最后设计了一种基于Offset最小和算法的并行度为L的剩余类IRA-LDPC码解码器结构。本文在Offset最小和算法进行分解，具体实现上极大的减少了中间变量的存储，优化了存储单元。针对剩余类IRA-LDPC码校验矩阵的行列循环特点，提出了一个适合的存储架构，极大简化了RAM存储器的寻址实现以及互联网络（shufflenetwork）的实现。设计的变量节点计算单元和校验节点计算单元具有一定的通用性，与LDPC码码型无关。在节点信息的量化上，仿真表明6比特的量化能取得性能与复杂度间比较好的折中。