【摘 要】
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随着集成电路的发展,无线通讯设备、智能传感设备不断的走进人们的生活,同时随着应用场景的复杂化和需求的多元化,使得对集成电路芯片要求越来越严格,人们追求着更高精度和更高质量的集成电路芯片。锁相环是一种时钟发生器,广泛的应用在各种高速、高精度电路当中,是电路中不可或缺的一部分。在时间数字转换器（TDC）中,时钟决定了整个系统的精度和分辨率,为了得到一个高精度的TDC,时钟信号的性能非常关键。于是为了适
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随着集成电路的发展,无线通讯设备、智能传感设备不断的走进人们的生活,同时随着应用场景的复杂化和需求的多元化,使得对集成电路芯片要求越来越严格,人们追求着更高精度和更高质量的集成电路芯片。锁相环是一种时钟发生器,广泛的应用在各种高速、高精度电路当中,是电路中不可或缺的一部分。在时间数字转换器（TDC）中,时钟决定了整个系统的精度和分辨率,为了得到一个高精度的TDC,时钟信号的性能非常关键。于是为了适应高精度TDC的需求,开展了对高性能时钟发生器的研究,即需要一个低噪声、低抖动的时钟发生器。本文主要研究内容为:1.基于SMIC 55nm工艺下,根据设计需求设计了低噪声、低抖动的亚采样锁相环电路。对各个电路模块进行了分析、设计以及仿真验证,对整体电路进行了环路的仿真验证,并提取了相应参数指标。2.对亚采样锁相环各个模块和整体的版图进行了分析和设计,完成了亚采样锁相环SSPLL的整体版图。本设计在SMIC 55nm工艺下,得到了电源电压为1.2V,输入参考时钟为50MHz,输出时钟范围为2.15GHz-2.62GHz的亚采样锁相环,其中当输出为2.4GHz时,锁相环的锁定时间为3.72us,功耗为6.266m W,面积约为0.2275mm~2,参考杂散spur为-47.9d Bc,输出相位噪声为-120.04d Bc/Hz@100KHz、-122.49d Bc/Hz@1MHz、-143.98d Bc/Hz@10MHz,均方根抖动RMS-jitter为146.1fs,锁相环的品质因素FOMjitter=-248.7dB,达到了设计要求。
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