【摘 要】
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随着集成电路工艺的不断发展,MOS晶体管的栅氧化层越来越薄,同时为了提高芯片的性能而采取了salicide制程,使得随着工艺尺寸的缩小,半导体器件本身的静电防护能力越来越弱,这
【机 构】
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国防科学技术大学电子科学与工程学院410073
【出 处】
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第十九届计算机工程与工艺年会暨第五届微处理器技术论坛
论文部分内容阅读
随着集成电路工艺的不断发展,MOS晶体管的栅氧化层越来越薄,同时为了提高芯片的性能而采取了salicide制程,使得随着工艺尺寸的缩小,半导体器件本身的静电防护能力越来越弱,这对片上ESD(静电放电)设计带来巨大的挑战.在深亚微米芯片中出现了I/O端口旁的静电防护电路完好,芯片内部电路被烧毁的情况.因此,面向芯片的静电防护设计,不仅要研究I/O端口旁的静电防护器件的选取和设计,而且必须研究整颗芯片的静电防护网络的设计.本文针对深亚微米工艺进行X(芯片代号)芯片静电防护的设计研究,主要从静电防护器件的选取与设计、静电防护网络的构建、静电防护器件及静电防护网路的物理设计进行研究,设计一款能够通过HBM(人体放电模式)2000V,MM(机器放电模式)200V静电防护能力的芯片.
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