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本文对Viterbi译码算法进行了简介,提出了一种(2,1,7)卷积码的Viterbi译码器的FPGA实现方案。该译码器基于软判决设计,采用全并行结构的加比选模块和寄存器交换法,提高了译码速率,可达100 Mbps。
基于FPGA高速Viterbi译码器设计
【摘 要】
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本文对Viterbi译码算法进行了简介,提出了一种(2,1,7)卷积码的Viterbi译码器的FPGA实现方案。该译码器基于软判决设计,采用全并行结构的加比选模块和寄存器交换法,提高了译码
【机 构】
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电子科技大学电子薄膜与集成器件国家重点实验室,四川,成都,610054
【出 处】
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第十二届全国青年通信学术会议
【发表日期】
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2007年期
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