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时标(timescale)定义了Verilog模型的时间单位和精度，时标正确与否决定了模型是否能够正确工作，而时标定义引起的问题在模拟中往往很难发现。本文给出了一个解决时标问题的方案。在分析了时标问题产生的实质后，提出一个可行的时标定义规范，以约束设计人员使用时标的行为。在此基础上，设计并实现了一个基于词法分析的检查工具，找到违反时标定义规范的地方。基于从实际工程中提取的测试用例的实验表明，本文提出的时标定义规范可行，检查工具有效。