【摘 要】
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本论文提出了一个低电压条件下工作在5.2-5.7 GHz的亚采样锁相环芯片设计.低电压亚采样锁相环的设计难点主要在于,在一定的工艺条件下,当电源电压降低时,压控振荡器(VCO)分频器的可工作最高频率也随之而降低,因此低电源电压限制了锁相环的最高工作频率.这篇论文提出的低电压亚采样锁相环是基于0.18 um CMOS工艺设计,它采用了一种全新的基于扩展真单相时钟逻辑低电压多模分频器模块.该多模分频器
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本论文提出了一个低电压条件下工作在5.2-5.7 GHz的亚采样锁相环芯片设计.低电压亚采样锁相环的设计难点主要在于,在一定的工艺条件下,当电源电压降低时,压控振荡器(VCO)分频器的可工作最高频率也随之而降低,因此低电源电压限制了锁相环的最高工作频率.这篇论文提出的低电压亚采样锁相环是基于0.18 um CMOS工艺设计,它采用了一种全新的基于扩展真单相时钟逻辑低电压多模分频器模块.该多模分频器在1V电源电压下最高可在7GHz的频率下工作,满足了锁相环最高工作频率要求.该设计的低电压亚采样锁相环整体工作在1V的电源电压下,仿真结果显示在5GHz的工作条件下,功耗为4.1 mW,积分抖动为417fs,参考杂散为-54 dBc,达到了世界先进水平.
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