存储器作为集成电路中重要的一部分,随着集成电路规模的增加,不论是存储容量、读写速度还是功耗都面临着更严格的挑战。存储器的优化变得越来越重要,传统的Flash存储器已逐渐不能满足人们的需求,非易失性存储器成为了存储器的优秀替代品,RRAM是非易失性存储器中一种,但在高集成度的要求下,RRAM阵列之间易产生串扰和漏电流,为解决这个问题,在RRAM基础上提出了新的阵列单元1S1R,1S1R是一种将选通器和存储器串联在一起的结构,可以有效避免串扰和漏电流的困扰,从而达到提高集成度的目的,因而1S1R电路模型变得越来越受关注。本文提出了一种用于电路仿真的选通器（1S）与双极型阻变存储器（1R）结合的1S1R Verilog-A模型。首先,抓住选通器双稳态的特点,分别从普尔弗朗克定律和欧姆线性关系出发,给出了描述选通器阈值切换前后两种不同状态的公式。再结合其阈值转化的过程,将两种状态进行联结,建立起选通器的Verilog-A模型。其次,对选通器模型中的参数(V_th1,V_th2,V_op,α,β,R_s)进行分析调整,与RRAM进行匹配,特别是阈值电压V_th1和V_th2需要根据RRAM的set和reset电压进行调整。随后,建立起1S1R的Verilog-A模型,并通过线性三角波、正弦波、矩形脉冲波几种不同的波形对1S1R电路单元进行测试,以检测其在不同工作环境的适应性。在对1S1R的单元测试完成后,我们将1S1R单元在7T1R电路中进行了应用,将原电路中的RRAM单元用1S1R单元进行替换,测试结果发现在保留原功能不变的基础上,降低了关态下的电流,达到了降低功耗的目的。之后,将1S1R单元模型搭建成交叉阵列,同样使用Verilo-A语言为阵列编写对应的译码器,分别从横纵方向对阵列中的单元进行控制,逐步验证阵列中的串扰、功耗问题,因为加入了高非线性的选通器,RRAM的开态和关态电流得到显著降低,新的1S1R结构在功耗上更低,读取窗口更大,在阵列中也避免了串扰问题的出现。最终得出结论:RRAM在串联选通器形成1S1R结构后,阵列的串扰和功耗问题得到了有效解决。