随着半导体技术的迅猛发展,数字电路对软错误变得越发敏感。近年来,我国在通信和航天等领域迅速崛起,对数字电路的可靠性和开销提出了更高的要求。在组合电路中,单粒子瞬态(Single Event Transient,简称SET)是电路软错误率的主要因素;而对于存储单元,单粒子翻转(Single Event Upset,简称SEU)与双节点翻转(Double-Node Upset,简称DNU)是威胁数字电路可靠性的重要根源。因此,数字电路软错误率评估和抗SEU/DNU锁存器设计的研究具有重要的现实意义和应用价值。为了评估软错误对组合电路的影响并增强锁存器电路的可靠性,首先设计了一种考虑多因素影响下的软错误率评估方案,其速度和准确性得到了有效的提升。其次,设计了一种有效抵抗双节点翻转的锁存器结构。论文具体工作如下:1)提出一种考虑多因素影响下的软错误率评估方案。该方案联合采用向量传播和故障概率的方法,针对电路规模的不同,自动选择相应的算法进行软错误率评估。在仿真电路时使用不同有效宽度的SET脉冲进行传播,联合考虑逻辑屏蔽效应、电气屏蔽效应、时窗屏蔽效应和脉冲展宽效应(PIPB);与此同时,在计算逻辑屏蔽效应时,考虑扇出重汇聚对软错误率评估结果的影响,由此提高了软错误率评估的准确性。实验结果表明,提出的方法相比于传统的向量法评估速度更快,提升了5400.61%;在准确性方面,针对小规模电路进行仿真并与蒙特卡罗结果对比,评估偏差仅为2.96%,保证了精度。2)提出一种双节点翻转容忍的锁存器设计。该设计采用空间冗余原理进行抗辐射加固,主要使用了8个相互反馈的C单元,实现双节点翻转的有效容忍。当某一节点对发生双节点翻转,与这个节点对相连接的C单元输出端的逻辑值不会受到影响。此外,提出的锁存器采用了时钟门控技术,有效降低了锁存器的功耗。实验结果表明,提出的锁存器能够有效抵抗双节点翻转;在开销方面,提出的锁存器与多个先进的抗双节点翻转的锁存器相比,分别节省了51.4%的面积、52.6%的功耗和16.3%的延迟开销。