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本文目标为实现14-bit分辨率、320MS/s采样率、低功耗ADC IP的设计。目前常用的ADC结构包括逐次逼近型ADC(SAR ADC)、流水线型ADC(Pipelined ADC)、全并行ADC(Flash ADC)和积分型ADC(∑-ΔADC)。在高性能低功耗ADC应用中,SAR ADC以其较低功耗且结构简单易于集成的特点被广泛应用。流水线ADC由若干级电路串联而成,每一级在一个时钟周期内完成转换,从整个系统来看相当于每一个时钟周期都完成一次ADC转换。因此流水线ADC可以通过相对较高的功耗实现高速高精度。这两种结构的ADC随着性能提升各自会遇到不同的技术瓶颈:随着采样率提高,流水线ADC的孔径误差冗余迅速减小,导致高频输入的情况下性能下降。随着分辨率提高,流水线ADC的级分辨率增加导致子Flash ADC的功耗随分辨率呈指数增长;SAR ADC实现高精度的同时大大增加了比较器低噪与高带宽的要求。为了克服这些问题实现高性能,本设计使用PipelinedSAR ADC实现高性能、低功耗的设计要求。使用Pipelined-SAR结构相当于在Pipelined结构中使用SAR ADC作为子AD,即消除了孔径误差的问题,同时代替了Flash ADC,降低了功耗;在高精度SAR ADC中加入余差放大器,同时降低两级SAR ADC比较器低噪的要求。对于SAR ADC来说,虽然比较器失调会造成系统SNR的下降,但影响较小,然而Pipelined-SAR ADC中,第一级SAR ADC电容顶板同时连接至比较器与余差放大器输入端,直流失调导致模块间的失配很大程度上影响了ADC的性能。考虑到预放大电路可以作为动态放大器使用,本设计创新性的对预放大电路进行了复用,同时作为比较器的预放大器与动态放大器使用,消除了失配的影响与对关键节点的寄生。针对动态放大器增益不稳定的问题使用了增益校准。同时针对较差corner或其他原因引起的增益偏差增加了基于Dither注入的后台增益校准方法。本设计基于tsmc 28nm CMOS工艺完成了电路与版图的设计并进行了仿真验证。ADC核心版图面积为100μm×70μm。采样率为320MS/s,前仿真结果低频输入下ENOB=14.09,Nyquist频率输入下ENOB=13.86。后仿真结果低频输入下ENOB=13.90,Nyquist频率输入下ENOB=13.13,加入瞬态噪声仿真结果ENOB=11.73,SNDR=72.35。ADC功耗为2.87mW,FOM值为2.64fJ/con-step,仿真结果表明基本达到了设计目标。