随着高集成度的超大规模电路的飞速发展,器件尺寸逐渐缩小,RC延迟成为除器件的特征尺寸外决定器件功能的最主要因素之一。RC延迟大致正比于导线的电阻率和绝缘介质的介电常数。要降低电阻率,可采用铜导线来取代铝；而要降低介电常数,则必须采用低介电常数的绝缘材料,‘即Low-k材料。要降低绝缘材料的介电常数就必须减少材料内部极化键的数目,并且降低材料的密度。与此同时带来的主要问题就是低介电常数材料的机械强度大大降低,材料组成的变化也将给干法刻蚀带来许多未曾遇到过的新问题。本论文通过干法去胶工艺菜单刻蚀介电常数为2.6的绝缘材料的实验,探究如何在等离子体干法刻蚀低介电常数材料的时候保持各向异性和所需要的选择比,避免缺陷以及其他因为材料特性变化带来的新问题的方法。通过分析等离子体干法刻蚀对低介电常数材料造成损伤的机理,实验寻找出对损伤或缺陷影响最大的一些工艺参数,如气体种类、压力、射频频率、功率等等。在掌握了以上工艺参数对Low-k材料损伤的影响规律之后,将其应用到40nm双大马士革无中间层沟槽工艺中对低介电常数材料BD的等离子体干法刻蚀,达到尽量减少低介电常数材料损伤或缺陷,并且满足其他工艺要求的目的。