传统冯·诺依曼架构中,计算和存储在物理上是分离的,计算过程中需要传输大量数据,因此面临计算速度和能源效率的瓶颈,这被称为“冯·诺依曼瓶颈”。设计计算和存储融合的存算一体化结构是解决该问题的有效方案,其核心是将中央处理器的计算能力嵌入存储器之中,减少资源的消耗。忆阻器是一种有记忆功能的无源电子元件,具有功耗低、集成度高、非易失性、与CMOS制造工艺相兼容等特点,是解决冯·诺依曼瓶颈的最有潜力的候选器件之一。在已有文献中,基于忆阻器已能实现完备的逻辑集,任意布尔逻辑都能被迭代实现。但基于忆阻器实现的基本逻辑门仍需较多的忆阻器数量和操作步骤个数。本文以忆阻逻辑电路设计为研究基础,对互补阻性开关（Complementary Resistive Switches,CRS）逻辑和择多-非-图（Majority-Inverter Graph,MIG）逻辑展开研究,通过提高忆阻器复用率来优化忆阻器逻辑设计。首先,本文提出了基于CRS结构的改进型可重构逻辑,通过约束高电压VH的范围,在执行逻辑操作的过程中,保证CRS结构中至少有一个忆阻器的阻值状态不发生变化,增加了实现复杂逻辑功能时忆阻器的复用性。HSPICE仿真结果验证改进型可重构逻辑的可行性。其次,在此基础上,本文设计了六种逻辑门,分别是与（AND）、或（OR）、实质蕴涵（Material Implication,IMP）、非实质蕴涵（Not-material Implication,NIMP）、异或（XOR）和同或（XNOR）逻辑门,其中,AND、OR、IMP和NIMP逻辑门可使用两个忆阻器和一个操作步骤来实现,XOR和XNOR逻辑门可使用三个忆阻器和两个操作步骤来实现,减少了忆阻器数量和操作步骤个数。并针对不同的忆阻器初始状态,设计了两种实现AND、OR、NIMP逻辑门的方法,HSPICE仿真结果验证了该方法的可行性。此外,本文还研究了忆阻交叉阵列中与被选中忆阻器同列不行的忆阻器的屏蔽问题,完善了交叉阵列结构的性能。接着,利用本文所提出的改进型可重构逻辑的电压兼容MIG逻辑电压的特性,在一个忆阻交叉阵列集成这两种逻辑,以此对复杂逻辑电路进行设计和优化。在此基础上,本文设计并实现了一位全加器,使用5个忆阻器和6个操作步骤来完成计算。最后,本文还基于提出的改进型可重构逻辑设计并实现了2-1多路复用器和4-1多路复用器,并针对4-1多路复用器提出了两种设计方法,分别是速度优先的设计方法和数据保护优先的可复用设计方法,其中,速度优先的设计方法可能会破坏存储值,这与被选择数据和选择信号有关。与其他方法相比,本文基于改进型可重构逻辑所设计的六种逻辑门、一位全加器、2-1多路复用器和4-1多路复用器减少了所需的忆阻器数量和操作步骤个数。