随着晶体管特征尺寸不断减小,芯片规模和工作频率逐渐提高,时序收敛成为数字集成电路设计中的重点和难点。在数字电路中,时钟信号占据着重要地位,所有的数据都是根据时钟信号来传输的,它是数据传输的基准,对芯片的功能、性能以及稳定性有着重要的影响,所以时钟网络的设计在数字芯片设计过程中受到了广泛的关注。时钟树综合(Clock Tree Synthesis,CTS)是数字集成电路物理实现过程中的关键组成部分之一,其主要目标就是最小化时钟偏移(clock skew),满足时序收敛要求,同时尽可能的减少时钟插入延迟和驱动器数目,提高时钟树性能。在数字芯片中,时钟树性能的好坏直接影响整个芯片的面积、功耗以及成本。本文基于UMC 28nm工艺的数字ASIC芯片,使用Cadence公司的SoC Encounter工具完成布局布线工作,提出了一种有效的时钟树综合策略,芯片规模约230万门,最高时钟频率为836MHz。本文根据ASIC芯片的要求,设计了一种布图规划方案,从布局结果可以看出,该方案提高了关键路径的可布通性,拥塞程度在可接受范围内,并满足时序和面积的要求。然后根据时钟结构特点,提出了分步时钟树综合策略,将时钟树综合过程分成两步完成,并通过合理设置时钟树约束文件中重要参数,得到一个高性能的时钟树结构。通过与传统时钟树综合结果比较,本文提出的分步时钟树综合策略能够将时钟偏移减小50%以上,时序得到了很大的改善,同时芯片功耗降低了8.9%。