忆阻器作为一种具有高密度,非易失性以及读写速度快等优点的新型纳米级电子元器件,其在人工神经网络、数字逻辑设计以及通信电路设计等研究领域发挥着重要作用。其中,由于忆阻器具有存算一体的能力,使得其在“非冯诺依曼架构”中数字逻辑设计方面的应用十分广泛。如何设计具有低延时和低面积开销的忆阻基本逻辑门和忆阻复杂逻辑电路以便于实现其在各个领域高效以及低成本的应用则成为了当前忆阻器研究的热点。针对现有忆阻逻辑设计无法在一个时钟周期内同步实现多个逻辑门,导致延时以及面积开销较高的问题,本文利用互补电阻开关电路结构,并结合非状态逻辑设计方法实现了一种两个择多-非-图逻辑同时工作的新逻辑电路设计方法。其次,本文针对现有的忆阻复杂逻辑中存在延时和面积开销较高的问题,提出了现有加法器的优化方案,并在所提出的双择多-非-图逻辑基础上,针对延时和面积开销两种性能指标设计了两种不同的加法器。最后,利用优化之后的加法器设计了一种弱进位依赖性的乘法器。本文的主要研究内容如下:提出了双择多-非-图逻辑设计方法。本文利用互补电阻开关的电路结构,在择多-非-图的基础上通过一个时钟周期实现了两个基本逻辑门。通过对双择多-非-图逻辑设计方法进行理论分析,设计了单周期以及多周期实现的多种逻辑组合。主要包括了与和或非,与非和或,异或和同或等。在此基础上,本文针对延时和面积开销两种性能指标设计了两种不同的加法器方案。在延时和面积开销方面,所设计的两种加法器均优于所对比的其它方法,分别减少了76.47%和75%。本文进一步利用VTEAM模型对提出的方法进行验证,实验结果表明了双择多-非-图逻辑设计方法的可行性。针对现有基于互补电阻开关的Toggle-Cell加法器和Precalculation加法器提出了相对应的优化方案,减少了延时和面积开销,为后续设计乘法器电路打下了基础。为提高乘法器电路的并行性,本文提出了一种弱进位依赖性乘法方案进行乘法器电路设计。并在具有并行能力的混合CMOS/Crossbar阵列结构基础上进行了电路映射,设计了乘法器的具体实现步骤。最后,进一步利用VTEAM模型对提出的方法进行验证,实验结果验证了所提出乘法器的可行性。与现有的忆阻乘法器电路对比,本文所提出的乘法器的延时性能减小到线性时间复杂度,面积开销减少了70%。