近年来,随着半导体制造工艺和设计技术的高速发展,集成电路的性能也在不断提高。各种以集成电路为基础的高新技术如人工智能、自动驾驶、生物医疗、物联网和5G技术等也在推动着集成电路的高速发展。数字集成电路具有高集成度和易于大规模开发等优点,可广泛应用于通用计算、信号处理等技术领域。在处理自然界各种模拟信号时,为了利用数字集成电路强大的信号处理和计算能力,需要使用模数转换器(Analog-to-Digital Converter,ADC)将模拟信号转换为数字信号进行运算。常见的ADC结构包括快闪型ADC、Sigma-Delta型ADC、逐次逼近型ADC、流水线型ADC等。本次毕业设计主要聚焦于时域交织型(Time-Interleaved,TI)ADC。TI ADC因为其多个子ADC进行交替采样并交织输出转换结果的结构特点,使得在相同的半导体制造工艺下可以实现更高的转换速度和较高的转换精度而备受青睐。然而,由于TI ADC采用了多个子ADC采样的技术手段,每个子ADC之间的失调、增益和采样时间失配都会显著影响TI ADC的性能。因此,本文提出了一种TI ADC的后台数字校正算法。首先,使用MATLAB软件进行数学建模,分析TI ADC的工作模式,通过添加失配参数的方式对失配效应带来的影响进行仿真。之后使用MATLAB对校正算法进行建模并仿真,验证算法的正确性,并针对算法中的一些实现方式和参数选取进行对比仿真,确定设计细节。最后,使用Verilog-HDL硬件描述语言对此校正算法进行电路实现,分析每个电路模块的设计思路与设计细节,并进行前仿真验证其时序和功能的正确性。该算法作为一种后台校正,能够在不停止TI ADC工作的前提下进行失配效应的校正,并将误差估计与补偿都在数字域进行实现,具有较好的工艺兼容性。本次设计的14-bit TI ADC经过前仿验证,相比未校正的情况下,对于TI ADC的ENOB有6-bit以上,SFDR有30dB以上的性能改善,提高了TI ADC的动态性能,验证了校正算法的正确性。