深度神经网络（DNN）可以有效地从海量复杂数据中提取重要的信息,已被广泛应用于图像识别、语音识别及自然语言处理等领域。但这些神经网络使用时会带来较大的计算和内存开销,限制了在资源有限场景下的使用。传统的CPU与GPU处理器,由于其硬件架构中计算与内存单元的容量限制,无法满足很多应用场景对DNN算法的高性能与低能耗的要求。因此,研究者们提出在现场可编程逻辑门阵列（FPGA）上设计适应神经网络算法的硬件结构。目前,有很多使用FPGA加速DNN算法的研究工作,但是多数研究工作只是把神经网络算法简单地放在FPGA上应用。而很少有研究者通过结合FPGA的可编程特性与DNN中权重数据和输入数据的特点,将算法和硬件结构进行融合来做整体的性能优化。本文集中于在FPGA架构上设计特定的DNN加速算法,论文的主要工作如下:本文主要针对现有加速器存在的巨大数据传输量与计算量的问题,通过分析输入数据的特点与权重数据的物理意义,提出了CSCF策略对输入数据进行压缩,设计了基于通道组的计算（CGBC）算法减少卷积计算量,以此在保证精度的同时对内存与计算资源进行性能优化。本文首先针对海量输入数据设计一种CSCF预处理策略,压缩输入数据量。我们首先对采集到的数据进行扫描与压缩,并根据连续0值像素块的位置对压缩后的数据分类存储。我们在FPGA架构上设计了与存储单元对应的分类计算单元,通过融合卷积神经网络的首层卷积计算和输入数据的压缩存储,提高模型性能。此外,为减少DNN模型的计算量,我们确定了一种新的将乘法转换为判断计算（CMJC）算法。该算法可以将每个乘法转换为仅一个判断。由于现有CMJC算法通常输出精度较低,因此我们提出了一种新的CMJC算法,称为基于通道组的计算（CGBC）算法,该算法将每个卷积核的通道组作为最小计算单元,而不是对整个卷积核提取公共量化因子,从而保持权重的特征,可以获得非常好的精度。为支持CMJC算法,我们设计了基于FPGA架构的减少乘法（RM）加速器,该加速器实现了一种针对CGBC算法的预测机制,减少了计算量。实验结果表明,与传统神经网络加速器相比,CSCF算法能取得1.8至2.1倍的加速比,且硬件资源利用率波动较小,CGBC-RM加速器的加速比提高了2.0至2.4倍,能效提高了7.1至8.1倍,并保持了与传统算法非常相似的输出精度。