随着集成电路工艺技术的不断进步,集成电路产业己经进入深亚微米和纳米工艺时代。功耗,特别是漏电流功耗,已经成为集成电路设计中继面积与速度之后的又一个重要指标。深亚微米CMOS集成电路中,形成漏电流的机制愈加复杂,漏电流功耗对功耗的影响也更加显著,优化与分析漏电流功耗已经刻不容缓。快速而准确的估计漏电流功耗是有效的降低漏电流功耗的前提。当前,漏电流功耗估计技术领域的研究还比较少。本文以快速估计数字电路平均漏电流功耗为目标,提出了一种在寄存器传输级(RTL)估计平均漏电流功耗的宏模型法,并用实验进行了验证。本文共分为五个章节。第一章为绪论,主要介绍了课题背景、研究的目的和意义。第二章研究了深亚微米工艺集成电路漏电流功耗的组成,并实验分析了制造工艺与漏电流功耗间的关系。第三章详细讨论了数字电路漏电流功耗估计技术,提出了一种在寄存器传输级(RTL)估计数字电路平均漏电流功耗的宏模型法。第四章用实验验证了第三章提出的方法,分析了实验结果,提出了使用数据拟合技术减小估计误差的方法。第五章总结了本文完成的工作,并分析了需要进一步研究和完善的问题。